Elige un encapsulado 2.5D cuando necesites conexiones laterales amplias entre chiplets y HBM con caminos térmicos accesibles; elige 3D cuando la densidad vertical y la huella más pequeña posible justifiquen la complejidad del apilamiento. La verdadera pregunta no es qué es mejor, sino qué compensaciones puede permitirse tu sistema, porque los límites térmicos, la capacidad de fabricación y la gestión de rendimientos suelen decidir antes que el ancho de banda.
Puntos clave:
- 2.5D coloca los chips uno al lado del otro y los conecta mediante interposers de silicio, estructuras RDL o puentes; Las pilas 3D muelas verticales con microbumps o enlaces híbridos, pero muchos sistemas reales combinan ambos.
- La integración HBM es el caso más claro para 2.5D: los procesadores necesitan interfaces amplias para múltiples pilas de memoria, y mantener los chips de alta potencia laterales hace que la refrigeración sea mucho más práctica.
- El apilamiento 3D concentra el calor en un volumen más pequeño, y los chips internos se sitúan más lejos de la superficie de refrigeración; esto importa más de lo que la mayoría de las discusiones en las primeras fases de arquitectura reconocen.
- La gestión de rendimientos se vuelve crítica en ambos enfoques a medida que aumenta el número de chiplets; los dados de apantallamiento antes de la integración reducen el riesgo de fallos costosos en el ensamblaje, pero el acceso a pruebas post-unión en pilas 3D sigue siendo un problema difícil.
- Ninguno de los dos métodos cuesta menos por defecto: los grandes interposadores de silicio son caros, pero las soluciones de unión 3D, adelgazamiento, alineación y térmicas aumentan rápidamente el coste.
Qué define el embalaje 2.5D y 3D
El empaquetado 2.5D conecta múltiples chips colocados uno al lado del otro mediante una capa de interconexión de alta densidad situada debajo. La implementación más reconocida utiliza un interponente de silicio: una estructura pasiva de silicio con un enrutamiento fino de metal que transporta señales entre chips vecinos a una densidad mucho mayor que la que permite un sustrato orgánico convencional. Los vías de silicio a través (TSV) en el interposer conectan sus capas de enrutamiento al sustrato del encapsulado que se encuentra debajo.
Pero no todos los encapsulados 2.5D usan un interposer completo de silicio. Los interponentes RDL (capa de redistribución) reemplazan el silicio por el enrutamiento de polímero y cobre, sacrificando cierta densidad de interconexión por menor coste y mayor capacidad de área. Los puentes de silicio localizados - pequeñas franjas de enrutamiento denso incrustadas en un sustrato orgánico - proporcionan conexiones de alta densidad solo donde es necesario, evitando el coste de un interinterponer completo.
Un camino típico de señal en encapsulado 2.5D:
Die → Microbump → Interposer/RDL/Bridge → Microbump → Die adyacente
Empaquetado 3D activa los chips verticalmente. Las conexiones entre capas adyacentes pueden usar microbumps (bumps de soldadura de paso fino) o unión híbrida (unión directa cobre-cobre y dieléctrica-dieléctrica sin soldadura). Los TSV pueden enrutar señales, alimentación o tierra a través de un chip cuando las conexiones deben pasar verticalmente a través de silicio, pero los TSV no son necesarios en todas las estructuras 3D: algunos diseños unen los chips cara a cara y enrutan las conexiones lateralmente dentro de cada chip antes de llegar a la interfaz vertical.
Una estructura 3D simplificada:
Matriz activa superior
Interconexión de paso fino (microbumps o unión híbrida)
Dado activo inferior o dado base
Sustrato de empaquetado
La diferencia definitoria es geométrica: 2.5D integra los chips lateralmente; El 3D los integra verticalmente. Todo lo demás - tono de interconexión, ancho de banda, coste, comportamiento térmico - se deduce de eso.
Compensaciones en rendimiento: ancho de banda, latencia y potencia
Ambas arquitecturas acortan los caminos de comunicación die-to-die en comparación con las conexiones de enrutamiento a través de una PCB entre paquetes separados. Los caminos más cortos reducen la capacitancia, resistencia e inductancia parásitas, lo que puede disminuir la potencia de E/S y mejorar la integridad de la señal.
Los interposadores 2.5D pueden soportar interfaces muy amplias. Un procesador conectado a cuatro pilas HBM podría usar una interfaz de 1024 bits o más ancha por pila, con cada conexión viajando unos pocos milímetros a través del interponente en lugar de varios centímetros a través de un sustrato. Por eso casi todas las GPU y aceleradores de IA que usan HBM dependen de la integración 2.5D.
El apilamiento 3D puede proporcionar una densidad de interconexión aún mayor colocando almohadillas de unión en un paso más fino y distribuyéndolas por toda la zona del dado. Se han demostrado en producción alturas híbridas de unión por debajo de 10 μm, permitiendo miles de conexiones dentro de una huella pequeña de un chip. Esta densidad es útil cuando dos chips necesitan un acoplamiento extremadamente ajustado, como apilar memoria directamente sobre un procesador o dividir un diseño lógico grande en dos capas integradas de forma muy estrecha.
Pero el ancho de banda por sí solo no determina qué arquitectura usar. El ancho de banda total del sistema depende del ancho de la interfaz, la tasa de señalización, la eficiencia del protocolo y si la capa física soporta la tasa de datos requerida a la potencia objetivo. Un interposer 2.5D que proporciona 1000 conexiones a velocidad moderada puede ofrecer el mismo ancho de banda que una pila 3D proporcionando 500 conexiones al doble de velocidad, suponiendo que ambos sistemas puedan cerrar el tiempo, gestionar la integridad de la señal y mantenerse dentro de los límites de potencia.
Por lo que he observado, la verdadera diferenciación en la práctica no es el ancho de banda máximo, sino cuánto ancho de banda se necesita dónde. Si el sistema tiene una interfaz dominante (por ejemplo, procesador a HBM), normalmente gana el 2.5D. Si el sistema necesita muchas conexiones cortas y estrechamente acopladas distribuidas a lo largo de un dado (por ejemplo, integración vertical lógica-lógica), el 3D resulta más atractivo.
La eficiencia energética mejora con interconexiones más cortas, pero la potencia total del sistema está dominada por los propios chips, no por el paquete. He visto casos en los que los equipos esperaban que el apilamiento 3D recortara significativamente la potencia, solo para descubrir que, aunque la energía de E/S disminuía, el aumento de la resistencia térmica obligaba a bajar las frecuencias de operación, compensando parcialmente la ganancia.
Gestión térmica: Donde el embalaje 3D se complica
El comportamiento térmico es la diferencia más importante entre el empaquetado 2.5D y el 3D, y a menudo se subestima en la planificación temprana de la arquitectura.
En una disposición 2,5D, cada dado suele tener un camino directo hacia el dispersor de calor o la solución de refrigeración. Los chips de alta potencia pueden posicionarse para minimizar la interacción térmica, y el calor no necesita pasar por otro chip activo antes de llegar a la interfaz de refrigeración. Los puntos calientes siguen existiendo, y los chips vecinos pueden acoplarse térmicamente a través del interinterponer o sustrato, pero el problema térmico sigue siendo manejable con refrigeración convencional.
El apilamiento 3D cambia el problema. El calor generado en un dado inferior debe pasar por capas de unión, estructuras de interconexión y, a veces, por el propio chip superior antes de llegar al dispersor de calor. Los chips apilados también concentran la densidad de potencia en un volumen menor. Si ambos chips consumen energía significativa, la pila puede crear un cuello de botella térmico que limita la frecuencia de funcionamiento o requiere un enfriamiento más agresivo que el resto del sistema.
Esto no es una preocupación teórica. En proyectos en los que evaluamos el apilamiento 3D para lógica de alta potencia, la simulación térmica mostró temperaturas de unión que aumentaban entre 15 y 25°C por encima del equivalente 2,5D bajo la misma solución de refrigeración, lo que obligaba a un diseño térmico más caro o a un rendimiento menor.
Una mitigación es apilar de forma asimétrica: colocar un dado de alta potencia junto a uno de baja potencia (como la memoria o la lógica de E/S) para que la pila no concentre calor. Otro enfoque es utilizar estructuras de suministro de energía traseras o refrigeración de silicio a través de silicio, pero ambas añaden coste y complejidad.
Los límites térmicos a menudo determinan si el apilamiento 3D es factible antes de que el ancho de banda o el coste entren en discusión.
Fabricación, rendimiento y matriz conocida como buena
La fabricación de interposers 2.5D es cara. Los grandes interposers de silicio requieren fábricas dedicadas, y los defectos en el interpoer pueden hacer que todo un paquete sea inutilizable. Los interponentes RDL reducen costes pero sacrifican la densidad de interconexión. Los puentes de silicio - pequeños fragmentos localizados de enrutamiento denso incrustados en un sustrato orgánico - proporcionan un punto intermedio al limitar el área de silicio a las regiones que la necesitan.
El empaquetado 3D añade procesos de integración vertical: adelgazamiento de troqueladas (a menudo hasta 50 μm o menos), alineación fina (submicrón en algunos casos) y unión. La unión híbrida requiere superficies extremadamente limpias y planas y un control preciso de la temperatura. El apilamiento basado en microbumps es más permisivo, pero sigue exigiendo un control de proceso estricto.
El rendimiento es un problema de multiplicadores. Si integras cuatro chips, cada uno con un rendimiento del 95%, el rendimiento combinado del paquete sin el cribado de dados de buen (KGD) es aproximadamente 0,95^4 ≈ 81%. A medida que aumenta el número de chiplets o el coste del chiplet, las pruebas mueren antes de la integración se vuelven esenciales.
Un chip de buen conocido es un chip probado a nivel de oblea (o tras la singulación) y verificado que cumple con las especificaciones eléctricas antes de ser ensamblado en el encapsulado. El cribado KGD mejora el rendimiento a nivel de paquete, pero no es gratuito: requiere acceso a la sonda, tiempo de prueba, gestión e infraestructura de contención.
El apilamiento 3D complica aún más las pruebas. Una vez que los troqueles están unidos, las interfaces internas pueden volverse inaccesibles. Las pruebas previas detectan la mayoría de los defectos, pero los fallos post-unión - causados por defectos de unión, problemas de interconexión o interacciones entre chips - siguen ocurriendo. El auto-test integrado (BIST), las cadenas de escaneo y los mecanismos de acceso a pruebas cobran mayor importancia a medida que aumenta la densidad de integración.
Desde una perspectiva de gestión de rendimientos, ni el 2,5D ni el 3D son inherentemente peores. El reto escala con el número de chiplets, la complejidad de la interfaz y la madurez del proceso, no con la categoría de envasado.
Coste: Por qué ninguno de los dos enfoques es barato
El empaquetado avanzado es caro y la estructura de costes depende de la implementación específica.
Los costes de envasado 2.5D están impulsados por:
- Fabricación de interposers (interposers de silicio para paquetes grandes y de alto rendimiento pueden costar cientos de dólares)
- Formación de microprotuberantes y fijación del chip
- Complejidad del sustrato y del ensamblaje
- Pruebas y pérdida de rendimiento
Los costes de empaquetado 3D están impulsados por:
- Diluido y manipulación de troqueles
- Enlace de paso fino (herramientas híbridas de unión y control de procesos)
- Formación TSV (si es necesario)
- Gestión térmica (dispersores de calor más caros, cámaras de vapor o refrigeración líquida)
- Pruebas y pérdida de rendimiento
Para un acelerador de IA de alto volumen con cuatro pilas HBM, un interposer de silicio grande podría añadir entre 50 y 150 $ al coste del paquete, pero el sistema funciona porque el interponer permite el ancho de banda y la capacidad de memoria que requiere el producto. Para un SoC móvil compacto, una pila 3D más pequeña podría costar menos que repartir la misma funcionalidad en un paquete 2.5D más grande.
La cuestión económica no es "qué embalaje es más barato", sino "qué embalaje proporciona el rendimiento requerido al menor coste total del sistema, incluyendo refrigeración, superficie de placa y rendimiento".
Aplicaciones en el mundo real: HBM, Chiplets e integración híbrida
HBM (High Bandwidth Memory) es el ejemplo más claro de empaquetado combinado 2.5D y 3D. Un dispositivo HBM es una pila vertical de chips DRAM conectados con TSVs; esto es integración 3D dentro de la propia memoria. A nivel de encapsulado, las pilas HBM se colocan junto a un procesador y se conectan mediante un interposer 2.5D. Por tanto, un solo paquete utiliza apilamiento 3D dentro de la memoria e integración 2.5D a nivel de sistema.
Esta arquitectura domina los aceleradores de IA y las GPUs de alto rendimiento porque:
- Los procesadores necesitan interfaces amplias y paralelas a múltiples pilas de memoria (una sola GPU puede conectarse a 4-8 pilas HBM).
- Mantener el procesador y la memoria laterales proporciona una mejor gestión térmica que apilar lógica y memoria de alta potencia en vertical.
- El interposer puede enrutar miles de conexiones a alta densidad sin requerir la integración vertical de todo el sistema.
Los procesadores basados en chiplets también dependen de un empaquetado avanzado. En lugar de fabricar un único chip monolítico grande, el diseño se divide en bloques de computación, E/S, controlador de memoria y otros bloques funcionales, cada uno fabricado por separado y reconectado en el encapsulado. La integración 2.5D conecta estos chiplets lateralmente, mientras que el apilamiento 3D podría usarse selectivamente para caché o capas lógicas estrechamente acopladas.
Los sistemas de red y de E/S de alta velocidad utilizan empaquetados avanzados para integrar SerDes, lógica de conmutación y PHYs con el acoplamiento estrecho e integridad de la señal necesarios para los carriles 100G+.
Los sistemas compactos y móviles pueden beneficiarse de la integración 3D cuando el área de la placa está limitada y los componentes apilados no son todos chips de alta potencia. Apilar memoria sobre un procesador de bajo consumo, o integrar chips de RF y banda base en vertical, puede reducir la huella sin crear problemas térmicos.
Cuándo usar el embalaje 2.5D
Utiliza un embalaje 2.5D cuando:
- El sistema incluye memoria HBM u otra de alto ancho de banda que necesita interfaces amplias con uno o más procesadores.
- Múltiples chiplets necesitan comunicarse a gran ancho de banda, pero apilarlos verticalmente crearía problemas térmicos.
- Los chips son grandes y disponerlos lateralmente no crea un tamaño de empaque inaceptable.
- La gestión térmica es una prioridad, y cada chip de alta potencia necesita un camino directo hacia la solución de refrigeración.
- Los procesos de fabricación para interposedores, estructuras RDL o puentes están disponibles y maduros.
El 2.5D es la opción predeterminada para la mayoría de aceleradores y GPUs de IA basados en HBM porque resuelve los problemas de ancho de banda y térmicos simultáneamente.
Cuándo usar empaquetado 3D
Utiliza un embalaje 3D cuando:
- El sistema requiere una densidad de interconexión extremadamente alta entre dos chips acoplados estrechamente (por ejemplo, integración lógica-lógica o apilamiento de caché).
- La huella del paquete está muy restringida, y la integración vertical proporciona una reducción de tamaño necesaria.
- Los chips apilados tienen perfiles de potencia asimétricos (por ejemplo, un procesador de alta potencia con memoria o lógica de bajo consumo), reduciendo las preocupaciones térmicas.
- La aplicación puede justificar el coste y la complejidad añadidos del adelgazamiento del chip, la unión de paso fino y una gestión térmica más agresiva.
El empaquetado 3D funciona mejor cuando la integración vertical proporciona un beneficio claro y necesario - ya sea en densidad, rendimiento o huella - que no se puede lograr con integración lateral.
Embalaje híbrido: Combinando 2.5D y 3D
Los paquetes modernos combinan cada vez más integración lateral y vertical. Un sistema podría usar apilamiento 3D para chips lógicos estrechamente acoplados mientras conecta esas pilas a HBM, chiplets de E/S y otros componentes mediante enrutamiento interposer 2.5D.
Este enfoque utiliza el método de integración adecuado para cada interfaz. Las conexiones lógica-a lógica que se benefician de una densidad muy alta y una latencia corta utilizan enlace vertical. Las interfaces procesador-HBM que requieren conexiones anchas y paralelas utilizan enrutamiento lateral de interposer. Los chiplets de E/S que requieren una colocación y un enrutamiento de señal diferentes permanecen en el mismo plano lateral.
Por tanto, la cuestión de la arquitectura está cambiando de "2.5D o 3D" a "qué partes del sistema deberían usar integración lateral y cuáles deberían usar integración vertical".
Cómo elegir entre un embalaje 2.5D y 3D
Empieza por los requisitos de ancho de banda y latencia. Identifica qué interfaces transportan más datos y qué conexiones necesitan los caminos más cortos. Mapea cada chiplet y sus necesidades de comunicación antes de elegir una arquitectura de integración.
Evalúa las restricciones térmicas con antelación. Si el sistema incluye múltiples chips de alta potencia, modela el comportamiento térmico antes de comprometerte con el apilamiento 3D. Los límites térmicos a menudo eliminan el 3D como opción antes de que el coste o el rendimiento se conviertan en un factor.
Comprobar los límites de área y huella del encapsulado. Si los chips necesarios encajan cómodamente en un diseño lateral y hay espacio disponible para la placa, el 2.5D evita una complejidad innecesaria de apilamiento. Si la huella está muy restringida, el 3D puede proporcionar una ventaja necesaria.
Evalúa la capacidad de fabricación. Determina qué procesos están disponibles y maduros: tamaño del interposer, densidad RDL, tecnología de puente, paso de unión, capacidad TSV, límites de grosor del chip. No todas las opciones de embalaje están disponibles en todas las fundiciones o OSAT.
Planifica el rendimiento y las pruebas. Decide cuándo se probarán los troqueles individuales y cómo se detectarán los fallos. El cribado de chiplets buenos se vuelve crítico a medida que aumentan el número de chiplets y el coste del chiplet. Para pilas 3D, determinar si el acceso a pruebas post-enlace es suficiente o si se requieren estructuras de prueba integradas.
Comparar el coste total del sistema. Incluir coste de la matriz, envasado, ensamblaje, pruebas, pérdida de rendimiento esperada, solución térmica y el beneficio de rendimiento o densidad proporcionado. Un coste de empaquetado más alto se justifica cuando permite un mejor rendimiento a nivel de sistema, eficiencia energética o integración.
La decisión no es binaria. Muchos sistemas utilizan tanto integración 2.5D como 3D en diferentes partes del mismo paquete.
Conclusión
El empaquetado 2.5D sigue siendo la opción práctica para la mayoría de los sistemas basados en HBM porque proporciona un alto ancho de banda lateral con un diseño térmico manejable. El empaquetado 3D se convierte en la mejor opción cuando la densidad vertical y la reducción de huella justifican la complejidad añadida, o cuando ciertos chips se benefician de un acoplamiento vertical extremadamente ajustado. Ninguno de los dos enfoques es universalmente superior: la elección correcta depende del ancho de banda, la potencia, los límites térmicos, la superficie del envase, la capacidad de fabricación, el rendimiento y el coste. A medida que la densidad de integración sigue aumentando, los paquetes híbridos que combinan métodos 2.5D y 3D son cada vez más comunes, permitiendo que cada interfaz utilice la arquitectura más adecuada.
Preguntas frecuentes [FAQ]
Q1. ¿Cuál es la principal diferencia estructural entre el embalaje 2.5D y el 3D?
El envasado 2.5D coloca los chips uno al lado del otro y los conecta mediante un interposedor, estructura RDL o puente. Las pilas de empaquetado 3D se muelles verticalmente y las conecta con microbumps o unión híbrida.
**P2. ¿Todos los encapsulados 2.5D usan un interinterposer de silicio?
No. Algunos encapsulados 2.5D utilizan interposadores RDL, que sustituyen el silicio por enrutamiento de polímero y cobre. Otros utilizan puentes de silicio - pequeñas franjas incrustadas de rutas densas - en lugar de un interinterponer completo.
**Q3. ¿Todos los paquetes 3D requieren TSVs?
No. Los TSV se utilizan cuando las conexiones deben pasar verticalmente a través del silicio, pero no todos los encapsulados 3D los necesitan. Algunos diseños utilizan unión cara a cara y enrutan las conexiones lateralmente dentro de cada dado antes de alcanzar la interfaz vertical.
Q4. ¿Por qué es más difícil la gestión térmica en el empaquetado 3D?
Apilar los dados activos en vertical concentra el calor en un volumen menor. Los chips internos están más alejados de la superficie de refrigeración, y el calor debe pasar por capas de unión y, a veces, otros chips activos antes de llegar al disipador de calor, aumentando la resistencia térmica.
**Q5. ¿Se considera HBM un embalaje 2.5D o 3D?
HBM es 3D internamente: los chips de memoria se apilan verticalmente con TSVs. A nivel de sistema, las pilas HBM se colocan junto a procesadores y se conectan mediante enrutamiento interposer 2.5D. Un único paquete combina ambos métodos de integración.
P6. ¿Qué enfoque de empaquetado es mejor para computación de alto rendimiento?
Ninguno de los dos es universalmente mejor. La 2.5D suele ser preferida para sistemas basados en HBM porque proporciona amplias interfaces de memoria con mejor gestión térmica. El 3D es útil cuando una densidad de interconexión extremadamente alta o la menor huella justifican la complejidad térmica y de fabricación añadida. Muchos sistemas avanzados ahora utilizan ambos.
